三星發(fā)布下一代DRAM原型，“4F2”架構突破物理極限

據(jù)韓媒thelec最新報道，三星電子對外披露了其下一代DRAM設計的具體細節(jié)，此設計整合了多項前沿新技術，意在突破傳統(tǒng)內(nèi)存擴展所面臨的局限。

2月15日至19日，在美國舊金山舉行的國際固態(tài)電路會議（ISSCC 2026）上，全球存儲巨頭三星電子展示了其下一代DRAM技術的突破性進展。這款原型產(chǎn)品融合了垂直溝道晶體管（VCT）與先進的晶圓間混合銅鍵合技術，成功構建了“4F2”架構，標志著DRAM存儲單元尺寸縮小至物理極限的新路徑，為克服傳統(tǒng)內(nèi)存擴展瓶頸提供了切實可行的解決方案。

圖源：三星電子

長期以來，主流DRAM采用6F2（3F×2F矩形）結(jié)構，但隨著制程微縮接近物理極限，短溝道效應日益顯著，導致柵極對電流的控制力下降，漏電流增加。

三星此次展示的4F2（2F×2F正方形）架構，通過引入垂直溝道晶體管（VCT）徹底改變了這一局面。與傳統(tǒng)水平排列的晶體管不同，VCT將溝道垂直豎立。這種設計使得工程師能夠在不增加芯片占地面積的情況下，通過增加溝道高度來維持有效的溝道長度，從而有效緩解短溝道效應。據(jù)三星透露，相較于目前的6F2結(jié)構，新架構可將DRAM單元尺寸縮小約30%，從而使每片晶圓的芯片產(chǎn)量提升約20%。

此外，4F2設計巧妙地將存儲單元電容器與位線分離。在傳統(tǒng)水平結(jié)構中，兩者距離過近易產(chǎn)生寄生電容干擾，影響讀取裕量。新架構通過增加組件間距，顯著降低了電干擾，確保了數(shù)據(jù)讀寫的可靠性。

盡管VCT結(jié)構優(yōu)勢明顯，但其制造工藝極為復雜。高縱橫比的垂直硅柱蝕刻及柵極對準難度極大，若在單晶圓上集成所有電路，外圍電路（如解碼器和傳感放大器）極易在高溫制程中受損。

為此，三星創(chuàng)新性地采用了“單元覆蓋外圍”（COP）和“外圍覆蓋單元”（PUC）架構。該方案將存儲單元陣列與外圍電路分別在不同的晶圓上制造，優(yōu)化各自的工藝條件以提升良率，隨后通過垂直堆疊合二為一。實現(xiàn)這一堆疊的關鍵在于三星采用的“晶圓間混合銅鍵合技術”。該技術利用銅和介電材料直接連接上下晶圓，實現(xiàn)了超高密度的互連。

數(shù)據(jù)顯示，三星已將DRAM晶圓鍵合所需的互連數(shù)量從2880萬個大幅減少至約1000萬個，鍵合間距壓縮至約300納米。這一精度遠超NAND閃存中使用的700納米間距，更優(yōu)于高帶寬存儲器（HBM）中微米級的間距，展現(xiàn)了極高的工藝水準。

針對這款“10納米級4F2 16Gb DRAM原型”，三星進行了嚴苛的溫度測試。在零下25攝氏度至95攝氏度的寬溫范圍內(nèi)，雖然高溫下寫入失敗比特數(shù)有所增加，但均處于可修復范圍內(nèi)。測試結(jié)果表明，其總寫入失敗比特數(shù)與數(shù)據(jù)保持時間的比例與傳統(tǒng)平面DRAM相當，證明了該芯片已具備基本的可靠性。

不過，雙層晶圓鍵合可能使信號路徑復雜化，引入電壓干擾及RC延遲（電阻 - 電容延遲），進而影響讀寫速度。三星表示，目前正致力于解決這些技術難題，以確保未來性能不受損。

三星表示，計劃到2030年，將DDR DRAM的數(shù)據(jù)傳輸速度從當前的約7 Gbps提升至每引腳10 Gbps，同時將每比特的能耗從約3皮焦耳降低至2皮焦耳。