三星DRAM技術取得新突破，成功產出首顆10納米以下工作芯片

據韓媒thelec最新報道，三星已成功生產出基于10納米以下工藝的DRAM工作芯片（working die），這標志著其在克服存儲器制造工藝的物理微縮極限方面，邁出了商業(yè)化應用的關鍵一步。

在DRAM行業(yè)的技術命名體系中，10納米級制程節(jié)點已從1x、1y、1z演進至1d。而此次三星實現(xiàn)突破的“10a”節(jié)點，是首個實際線寬低于10納米的工藝，其電路線寬估計在9.5至9.7納米之間。

“工作芯片”是指在研發(fā)階段從晶圓上切割下來后，能夠按設計正常運行的芯片。它的出現(xiàn)，意味著三星在10a工藝上的設計與制造流程已實現(xiàn)基本一致性，為后續(xù)的良率提升和可靠性驗證奠定了堅實基礎。

三星計劃于今年完成10a DRAM的開發(fā)，2027年進行質量測試，并目標在2028年實現(xiàn)量產。公司規(guī)劃在10a、10b、10c三代產品中持續(xù)使用相關新技術，并計劃在10d節(jié)點時過渡到3D DRAM架構。

此次突破的核心在于兩項關鍵技術的融合應用：4F2單元架構和垂直溝道晶體管（VCT）結構。

傳統(tǒng)的DRAM單元采用6F2布局，每個單元占據一個3F×2F的矩形區(qū)域（F為最小特征尺寸）。而4F2架構將其縮小為2F×2F的正方形，理論上能在相同芯片尺寸內增加30%至50%的單元數(shù)量，從而顯著提升存儲容量、運行速度并降低功耗。

為了實現(xiàn)這一更小的單元面積，三星推出了VCT技術。該技術將電荷存儲電容器直接堆疊在晶體管上方，改變了以往兩者在單元內水平并列的布局方式。此外，為了進一步節(jié)省空間，包括讀出放大器、時序控制器在內的外圍電路，將通過一種名為“單元下外圍電路”（PUC）的晶圓級混合鍵合技術，制造在另一片晶圓上并鍵合到晶體管下方。

新技術的引入也伴隨著材料和工藝上的巨大挑戰(zhàn)。為了解決單元尺寸縮小后可能出現(xiàn)的漏電流問題，并確保數(shù)據能夠穩(wěn)定保持，三星已將晶體管的溝道材料從傳統(tǒng)的硅（Si）替換為銦鎵鋅氧化物（IGZO）。

然而，在用于制作字線的導電材料選擇上，三星仍面臨抉擇。公司原計劃采用電阻更低、性能更優(yōu)的鉬（Mo）來替代氮化鈦（TiN），但鉬的腐蝕性以及對氣體供應系統(tǒng)和工藝控制提出的新要求，增加了量產難度。目前，兩種材料方案仍在評估中，業(yè)內人士認為其被采納的可能性各占一半。

三星的此次突破，也使其與主要競爭對手的技術路線差異愈發(fā)明顯。

美光科技（Micron）選擇了一條更為保守的路徑，計劃盡可能延長現(xiàn)有6F2架構的使用壽命。而中國的DRAM制造商，由于在獲取極紫外（EUV）光刻設備上受到限制，難以在平面微縮的道路上與三星直接競爭，因此正加速研發(fā)3D DRAM技術。行業(yè)共識認為，一旦DRAM實現(xiàn)三維堆疊，便可像NAND閃存一樣，使用相對成熟的光刻設備生產先進產品。

另一大巨頭SK海力士（SK Hynix）則采取了跟隨策略，計劃在比三星晚一代的10b節(jié)點再引入4F2和VCT技術。

值得注意的是，VCT結構本身被視為未來3D DRAM的技術雛形。有分析指出，三星在10a節(jié)點上的成功，不僅是在平面制程上的勝利，更是為未來向3D DRAM的平滑過渡提前打下了堅實基礎。